（来自：Applied Materials 官网，via AnandTech）
新工艺有望实现更低功耗、更高性能和晶体管密度，以迎合芯片设计人员的需求。然而近年来，这种组合一直难以实现 —— 随着晶体管尺寸的缩减，晶圆厂必须克服漏电等负面影响。
为在晶体管尺寸缩放的同时、维持其性能与电气参数，芯片行业已于 2012 年开始，从平面型晶体管过渡到 FinFET（鳍式场效应晶体管），以通过使栅极更高来增加晶体管沟道和栅极之间的接触面积。
转眼十年过去，随着晶体管间距逐渐接近原子级，其负面影响开始更多地显现。受制于此，FinFET 工艺创新的步伐也正在放缓。
自英特尔在十多年前推出其基于 22nm 的 FinFET 技术以来，未雨绸缪的芯片制造商们，就已经在探索如何转向下一代环栅技术方案。
顾名思义，环栅场效应晶体管（GAAFET）的沟道是水平的、且所有四个侧面都被栅极包围，因而很好地化解了与漏电相关的尴尬。
但这还不是 GAAGET 的唯一优势，比如在基于纳米片 / 纳米带的 GAAFET 中，晶圆厂还可调整沟道宽度、以获得更高性能或降低功耗。
三星的 3GAE 和 3GAP 工艺，就是用了所谓的纳米带技术。该公司甚至将其 GAAFET 称为多桥通道场效应晶体管（MBCFET），以和纳米线竞争方案划清界限。
不仅如此，Applied Materials 还声称 GAA 架构降低晶体管的可变性。而在其它厂商还在各种学术会议上讨论 GAAFET 相较于 FinFET 的优势时，三星已率先决定向新型 4nm 晶体管工艺转型。
当前三星的计划是在 2022-2023 年向新工艺转进，不过历史上也存在跳票的可能。比如 2019 年推出的基于 GAAFT 的 3GAE / 3GAP 节点，就分别拖到了 2022 / 2023 年才实现量产。
去年，该公司再次强调了在 2022 年开启 3GAE 生产的计划。不过早些时候，它又改口称会在本季度开始量产。
在第一个吃螃蟹的勇气之外，芯片制造商也总面临着艰巨的挑战。而三星基于 MBCFET 的 3GAE 节点制造的产品，基本上也难免遭遇一些风险。
毕竟厂商不仅要将晶体管缩到 3nm 水平，GAA 的制造流程也与 FinFET 大不相同。
据悉，GAA 晶体管的沟道需要用到光刻、外延、以及选择性的材料去除等成型工艺。这些工艺使得芯片制造商能够微调沟道宽度和均匀性，以获得最佳的性能 / 功耗表现。
但与 FinFET 相比，这些外延步骤要复杂得多，尤其是需要在微小的 10nm 沟道周围沉积多层栅极氧化物和金属栅极叠层。庆幸的是，Applied Materials 的高真空高真空集成材料解决方案（IMS）正好可以帮上忙。
首先，该公司的 Producer Selectra Selective Etch IMS 工具可去除不必要的硅锗（SiGe）、以将栅极与源极 / 漏极隔离，并在不损坏周围材料的情况下定义沟道宽度。
其次，Applied Centura Prime Epi IMS 工具可借助集成原子层沉积（ALD）、热处理、等离子体处理和计量步骤，来沉积超薄栅极氧化层。
与竞争解决方案相比，它能够将栅极氧化层厚度减少 1.5 埃（原子厚度单位）。如此一来，厚栅极能够实现更高的驱动电流，从而提升晶体管性能、而至于增加电流泄露（薄栅极的一大缺点）。
【背景资料】
Applied Materials 于 2016 年推出其首款 Selectra 蚀刻系统，迄今已向客户交付 1000+ 多套腔室，所以业界对其使用已经相当熟悉。
尽管蚀刻是一种被广泛使用的工艺，但随着行业开始转向更新的技术（包括基于 GAA 环栅晶体管的工艺），其使用和重要性将会进一步增加。
以三星 3GAE 工艺为例，预计其性能可较 7LLP 提升 30%、或功耗降低 50% / 缩减 45% 面积占用，足以吸引厂家在短期内向新工艺发起攻坚挑战。
目前使用依赖全新晶体管结构的 3GAE 制造技术，总体上还是相当困难。除了新的电子设计自动化（EDA）工具，三星还需发明新的 IP、采用全新的设计规则，再加上新的光刻、蚀刻、以及沉积等流程。
可一旦取得突破，三星就有望提前英特尔和台积电数年积累 GAA 晶体管的制造与优化经验，从而在较长一段时间里更加受益。
更何况该工艺可在 CPU 之外的硬件上使用，比如三星 DRAM 亦能受益于更小的单元尺寸 / 更高的晶体管密度。