如今，世界上许多最先进的处理器不再是单片硅片。 它们由一系列较小的硅芯片组成，通常称为小芯片（Chiplets），使用先进的 2.5D 或 3D 包装模仿单个大芯片。每个小芯片的边缘都有一个 PHY，所有这些设备都可以通过专有或行业标准协议与包装中的其他设备实现高带宽、低延迟连接。 随着半导体行业的成功更多地取决于公司可以将什么插入包装而不是单片芯片，这些芯片进入芯片 (D2D Die to Die) 互连(通常以高速为基础 SerDes）设计的成败可以决定质量 。虽然它们通常有很短的桥接距离，但这些 D2D 包装周围的数据将通过互连高速发送。 这将对通道中的误码率产生影响 (BER) 以及对小芯片性能的负面影响。德国科技正试图通过一个名字 Chiplet PHY Designer 新型仿真工具保持领先地位。根据德科技的说法，芯片设计师可以快速准确地使用该工具进行验证 PHY 的 D2D 在代工厂生产的实际硅之前，进行相互连接和封装。建模和测试 D2D 连接能力是未来异构芯片设计的关键，有助于保证 2.5D 和 3D 包装中的小芯片可以无缝交互。Keysight EDA 副总裁兼总经理 Niels Faché 表示：“Chiplet PHY Designer 小芯片子系统的验证可以在设计周期的早期阶段加速，从一个阶段开始 D2D PHY 通过互连通道到另一个通道到另一个通道 D2D PHY。”Chiplet PHY Designer 是是德科技 Pathwave ADS 最新的高速数字设计和模拟工具用于平台。 它还可以独特地验证小芯片是否与通用小芯片相互连接 Express (UCIe) 标准。 UCIe 是 D2D 互联网中的几个新兴标准之一。 UCIe 为小芯片提供了更简单的通信方式，减少了第三方的混合和匹配 IP 时的摩擦。基于 2.5D 芯片横截面先进封装。 德国科技正试图在这一领域应用 Chiplet PHY Designer。该公司表示，Chiplet PHY Designer 在模拟的基础上，提供了一种更快、更简单的方法 UCIe 的 D2D 根据最新版本的规范设计互连电气性能。Chiplet 优缺点是什么？德科技高速数字仿真技术产品经理 Stephen Slater 表示灵活性是小芯片技术的标志。 他告诉《Electronic Design》，小芯片的概念使公司能够通过混合和匹配小芯片来适应不断变化的市场和新技术进步。半导体行业不再像往常一样把一切都放在硅片上，而是把复杂的片上系统 (SoC) 这些硅芯片分解成单独的较小的硅芯片 IP，包括 CPU、GPU、AI 加速器、内存、内存、I/O 还有其他各种芯片功能。 小芯片经过测试、验证和确认后，可使用硅中介层或其它硅中介层 2.5D 包装技术(如台积电) CoWoS 和英特尔的 EMIB，或者其他更先进的 3D 堆叠)在包装中混合匹配。在许多情况下，由于摩尔定律的物理限制，公司正在拆卸这些较大的处理器并重新包装它们，因此它们过于昂贵或不可能构建在单个硅芯片上。 Slater 表示，通过将军 SoC 该功能分散在多个小芯片上。由于晶圆制造工艺的“掩模限制”，可以将比单个处理器更多的晶体管插入包装中。小芯片本身使用高速和短距离 SerDes PHY 互相交互，并通过 UCIe 或其他各种芯片间接(如开放计算项目) (OCP) 的线束 (BoW) 和 通用电气 I/O (CEI) 超短距离 (XSR) 标准。Slater 指出，将 SoC 将设计分解为较小的小芯片集可以更容易地实现异构集成。 每一个小芯片都可以基于最适合这项工作的技术，有助于降低复杂性和成本。Chiplet 随着工艺技术的不断发展，特定的小芯片可以升级，而其他小芯片可以保持不变。 Slater补充说，小芯片的快速定制和升级能力意味着上市时间更快，成本更低。他说，小芯片的物理尺寸也比剥离的大芯片大 SoC 更小。 因此，每个晶圆都能产生更多无缺陷的晶圆，从而提高产量，最终降低生产成本。以模仿单片芯片的方式对处理器设计进行分区并重新封装构建块并不容易。 这些芯片类似于模块上的芯片 SoC，因此，它们往往容易受到系统集成商更常见的信号完整性、顺序和其他问题的影响。 这些 IC 包装的散热也很复杂，需要在设计和产品集成的早期阶段进行热模拟。然而，先进异构芯片设计的优点往往大于缺点。 小芯片被认为是未来高性能芯片的关键，适用于人工智能和机器学习 (AI/ML) 到增强现实 (AR) 等各种领域。UCIe：缩小 Chiplet Chipletet的连接差 芯片创新的新浪潮正在掀起，半导体行业面临的问题是，一旦小芯片被绑定到 IC 在包装中，缺乏标准的即插即用通信方式。如今，行业倾向于使用专有产品 D2D 这些互连和协议将其锁定为内部设计或外部采购 IP，然后在内部进行验证和测试。 简而言之，他们失去了第三方 IP 习惯的灵活性。 虽然他们仍然可以自由使用任何OEM工厂的包装技术，但如果没有标准 D2D 使用第三方芯片可能会给接口带来更多的麻烦。芯片到芯片 (D2D) UCIeee的功能总结 提出了一种解决这些问题的方法。 它填补了行业标准 D2D 允许小芯片混合和匹配相互连接的空白 - 无论是设计公司、制造OEM，还是使用先进的包装类型（2D、2.5D 或 3D） 。 UCIe 规范于 2022 年度首次发布，涵盖物理 I/O，物理凸块上的数据路径分组为协议栈的通道，以及测试和验证 D2D 连接所需的一切。目标是为小芯片创建一个充满活力的生态系统，这样公司就可以买卖彼此提前验证的小芯片，并将它们几乎像电路板上的部件一样无缝地插入包装中。 工程师不必花钱购买完整的工程师 SoC，它可以专注于开发他们需要的特定的小芯片，并依靠商业技术来实现芯片设计的其他方面。 称之为“小芯片经济”。UCIe 获得了许多顶级半导体设备和电子设计自动化 (EDA) 供应商以及 AMD、Intel、NVIDIA 和 TSMC 支持或采用领先的代工厂和芯片设计师。是德科技 EDA 软件在 Chiplet 德科技在设计中的作用是通过德科技 Chiplet PHY Designer 为那些与 UCIe 与未来密切相关的半导体公司提供服务。该测试和测量巨头表示，它调整了基于帮助处理的高速数字设计和模拟技术 UCIe 的 D2D 单端信令和转发时钟相互连接。Chiplet PHY Designer 可以通过基于自动分析进行自动分析 UCIe 信号的互连传输。 为了评估和提高信号的完整性，它还可以自动实现包装中小芯片之间的布线连接。 另外，据德科技说，EDA 该软件支持标准驱动的模拟设置，如速度等级和特殊探头组件，以实现更直观的测量设置。是德科技的 Chiplet PHY Designer Chipletet运行状态 PHY Designer 它还可以传输互连的电压函数 (VTF) 为了保证信号进入互连时输入电压与另一侧输出电压的比率，进行建模和模拟， PHY 满足 UCIe 标准。 Slater 表示，由于 VTF 受信号丢失和串扰的影响，必须非常准确地测量 VTF，以确保信号从一个 PHY 传输到另一个 PHY。德科技表示，Chiplet PHY Designer 可以帮助公司准确建模和模拟 D2D 它的精度足以与高速示波器的精确时域测量相媲美，它可以使系统 BER 评估在 1e-27 或 1e-32 范围内。 它还可以测量眼图高度、眼宽、偏差、模板裕度和 BER 术语“眼图”是指高速信号的模式。满足最新电气要求 I/O IBIS 物理集成商可以更深入地研究建模规范 PHY 在电气验证过程中，“投影前”性能预测采用详细模型。